Performance and area optimization methods in compiler for a dynamically reconfigurable processor

dc.contributor.author	Toi, Takao / 戸井, 崇雄	en_US
dc.date.accessioned	2014-05-09T07:09:08Z
dc.date.available	2014-05-09T07:09:08Z
dc.date.issued	2011-09-21	en_US
dc.description	博士（工学）, 2011, 開放環境科学	en_US
dc.identifier.uri	http://iroha.scitech.lib.keio.ac.jp:8080/sigma/handle/10721/2536
dc.publisher	慶應義塾大学理工学研究科	en_US
dc.subject	動的再構成プロセッサ	ja
dc.subject	疎粒度再構成アーキテクチャ	ja
dc.subject	動作合成	ja
dc.subject	パイプライン化	ja
dc.subject	配線遅延	ja
dc.subject	dynamically reconfigurable processor	en
dc.subject	coarse-grained reconfigurable architecture	en
dc.subject	high-level synthesis	en
dc.subject	pipelining	en
dc.subject	wire delay	en
dc.title	Performance and area optimization methods in compiler for a dynamically reconfigurable processor	en_US
dc.title.alternative	動的再構成プロセッサ向けコンパイラにおける性能と面積の最適化	en_US
dc.type	学位論文	en_US

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